commit e63bae1212549b998d610e7701400ee59b404944
parent e89d2328c9aac46de6fbc420be9a8b617ab3188a
Author: vin <git@vineetk.net>
Date: Sat, 29 Nov 2025 02:08:32 -0500
add 6-bit rca and 8-bit equivalent
Diffstat:
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2 files changed, 829 insertions(+), 84 deletions(-)
diff --git a/vlsi/datapath.jelib b/vlsi/datapath.jelib
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+X
+
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+X
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@@ -42,7 +42,7 @@ E~q3||D5G2;|pin@10||O
X
# Cell dec2;1{lay}
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+Cdec2;1{lay}||mocmos|1764330336407|1764396856681||DRC_last_good_drc_area_date()G1764330848309|DRC_last_good_drc_bit()I18|DRC_last_good_drc_date()G1764330848309
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AMetal-2|net@13||1|S2700|nand2@0|x|42|44|pin@1||42|50
-AMetal-2|net@14||1|S1800|nand2@0|y|58|61|nand2@1|y|88|61
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X
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X
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X
# Cell nor2;1{lay}
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+AMetal-1|net@350||1|S900|contact@16||4.5|59|contact@15||4.5|59
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+APolysilicon-1|net@356|||S1800|contact@15||4|59|pin@81||7.5|59
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X
# Cell xor2;1{lay}
-Cxor2;1{lay}||mocmos|1764130924034|1764219334592||DRC_last_good_drc_area_date()G1764219555584|DRC_last_good_drc_bit()I18|DRC_last_good_drc_date()G1764219555584
+Cxor2;1{lay}||mocmos|1764130924034|1764394465651||DRC_last_good_drc_area_date()G1764394048662|DRC_last_good_drc_bit()I18|DRC_last_good_drc_date()G1764394481579
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Egnd||D5G2;|n1|gnd|G
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Ex||D5G2;|n1|y|I
